近二十年來，人們已經清楚地認識到，受摩爾定律啓發的純尺寸縮放不再是預測 CMOS 技術節點演進的唯一指標。第一個跡象出現在 2005 年左右，當時固定功率下的節點到節點性能改進（稱爲 Dennard 縮放）開始放緩。逐漸地，半導體行業開始用其他技術創新來補充以光刻爲中心的縮放，以保持性能-功率-面積-成本優勢：晶體管級的材料和架構探索、標準單元級的設計技術協同優化以及由 3D 集成技術實現的系統技術協同優化。

在晶體管層面，由於尺寸縮小而導致的性能下降源於短溝道現象。柵極長度大幅減少和導電溝道縮短的結合導致漏電流增加，即使柵極上沒有施加電壓也是如此。同樣，源極和漏極對縮小溝道區域的影響也急劇增加。

這些短溝道效應推動了芯片行業從平面 MOSFET 過渡到 FinFET，最近又過渡到用於高性能計算應用的全柵 (GAA) 納米片晶體管。這些架構創新使柵極能夠重新獲得對傳導通道的靜電控制。納米片晶體管系列有望在與標準單元級創新相結合的情況下，以至少三代技術繼續邏輯縮放路線圖。其中包括先進的互連和中線方案以及背面供電網絡 (BSPDN) 的引入。

互補 FET （complementary FET）或 CFET 將成爲下一個遊戲規則改變者，通過將 n 和 p 溝道堆疊在一起，可以進一步減少面積。Imec 預計將從 A7 節點開始引入它，將 imec 技術路線圖至少延伸到 A3 代。就像在 GAA 納米片晶體管中一樣，柵極（現在爲 n 和 p 所共有）完全包裹在 Si 溝道周圍和之間，確保最大程度的靜電控制。

2D材料入門

但最終，即使在 CFET 晶體管時代，短過道效應也會再次使進一步的縮放變得複雜。晶體管柵極和通道長度的不斷減少需要更薄的半導體溝道來限制電流流動的路徑，從而限制器件關閉時電荷載流子泄漏的機會。要將 CFET 晶體管移至傳導通道長度低於 10nm 的 A2 晶體管技術節點，Si 溝道的厚度也應縮小到 10nm 以下。但在如此薄的 Si 溝道中，電荷載流子的遷移率和晶體管的導通電流開始急劇下降。

這正是 2D 半導體（尤其是過渡金屬二硫屬化物 (MX2)）提供機會的地方（圖 1）。在這些半導體中，原子排列在層狀晶體中，單層厚度僅爲 ~0.7nm，從而允許非常薄的溝道。此外，它們有望保持相對較高的載流子遷移率，而與溝道厚度無關。這使得最終的柵極和溝道長度縮放成爲可能，而無需擔心短溝道效應。

先進節點中的 2D 材料集成：挑戰

2D 溝道材料在最終縮小節點上所能實現的巨大性能飛躍引起了主要芯片製造商和該領域學術領袖的興趣。令人鼓舞的是，他們已經開始在研發上投入大量資金，以克服在最先進節點中引入 2D 材料的障礙。2D 材料集成確實帶來了一系列挑戰，增加了 A2 節點引入的成本和集成工作量。

首先在2D 材料的沉積方面，存在沉積 2D 材料層的挑戰。對於需要高性能設備的應用，可以遵循兩種主要途徑：(1) 在目標基板上直接生長 2D 材料，(2) 在“生長基板”上生長，然後將該層轉移到目標基板。

2D 材料的直接生長通常需要特定的基底，並且需要在高溫（~1000°C）下進行。如果需要與工業兼容的工藝和材料，則生長基底可能不適合誘導高結晶度——這會降低薄膜的性能。儘管如此，直接生長可以提供保形性、晶圓級覆蓋率和與工業工藝的兼容性。

在第二種方法中，生長可以在外來的“理想”襯底（如藍寶石）上進行，從而有利於高性能薄膜的生成和隨後轉移到目標晶圓上。轉移本身可以在比直接生長情況低得多的溫度下進行（約 300°C）。然而，轉移引起的工藝步驟數量的增加可能會影響芯片製造工藝的成本和良率。

第二個挑戰事關柵極堆疊集成，具體涉及柵極堆疊集成和電介質沉積。具有諷刺意味的是，2D 材料可以做得如此薄的原因也是使電介質沉積複雜化的原因。構成 2D 材料的各層通過非常弱的範德華 (vdW) 力垂直地相互結合，使表面大部分鈍化 - 沒有任何懸空鍵。這對在 Si 上效果很好的沉積技術的使用提出了挑戰，包括依賴於與表面懸空鍵相互作用的原子層沉積 (ALD)（圖 2）。

近年來，imec 和領先的芯片製造商取得了良好的進展，並已展示了具有集成柵極堆棧的 n 型納米片 2D 溝道——儘管主要是在基於實驗室的設備上。

低電阻源/漏接觸

第三個主要挑戰是低電阻源/漏接觸的形成。對於 Si，源/漏接觸是通過將金屬與源/漏區接觸而形成的，在界面處形成肖特基勢壘。然後可以通過隧穿將電荷載流子注入源極。爲了確保低電阻源/漏接觸，應用了兩種關鍵技術：(1) 源/漏區重摻雜；(2) 硅化物的形成。然而，這些使能技術很難在薄層 2D 材料上實現，這促使研究人員探索替代解決方案。

2D 材料的摻雜 2D 材料的摻雜不僅對於獲得低電阻接觸至關重要。它也是調整溝道中的閾值電壓 (Vth) 和降低訪問電阻所必需的。與 3D 材料不同，使用傳統離子束注入對 2D 材料進行替代摻雜會大大降低材料的傳輸特性。由於其極薄的性質，即使替換晶格中的一個原子對 2D 材料的影響也比 3D 材料大得多。其他摻雜技術正在探索中（例如靜電摻雜或表面摻雜），但仍然沒有明確的解決方案。

p 型和 n 型 FET CMOS 技術應用依賴於 n 型和 p 型 FET 的組合。在標準 CMOS 技術中，Si 用於形成兩種類型的 FET。但迄今爲止尚未發現任何 2D 材料可以實現這一點：用於 n 型（例如 MoS2）的最佳材料不是用於 p 型 FET 的最佳材料（WSe2 最有前途）。

晶圓廠集成以及對提高可靠性和可變性的需求最後，直到最近，研究主要在實驗室中進行，在那裏可以在釐米級的試樣上獲得“hero”設備。然而，需要付出巨大的開發努力才能將這些工藝提升到工業規模，與 300 毫米晶圓集成兼容。同時，需要提高可靠性並大大降低可變性。

在性能較低的設備中引入 2D 材料

當領先的芯片製造商和大學團體正在尋求在最先進的 CFET 架構的傳導通道中引入 2D 材料的解決方案時，imec 卻選擇了不同的方式——這是由許多集成挑戰和預期成本所驅動的。

爲了減少引入 2D 材料的工作量和預期成本，imec選擇將它們分階段引入不太先進的節點和性能較低的設備中。imec開始將模塊開發和 300 毫米晶圓工藝開發重點放在平面 2D 設備上。當需要將它們集成到非常複雜的 CFET 架構中時，我們可以依靠我們所學到的知識。

2D 材料將已經引入 300 毫米晶圓廠，解決方案將準備好用於電介質沉積和源/漏接觸形成，並且將探索提高可靠性和可變性的途徑。下面將更詳細地描述 imec 的方法。

A7 技術節點中的平面 2D nPFET

Imec 正致力於在 imec 邏輯技術路線圖的 A7 節點中首先引入基於 2D MX2 的設備（圖 3）。在未來這一代技術中，具有 Si 溝道的 CFET 將構成高性能邏輯 CMOS，電源將通過 BSPDN 路由到這些邏輯設備，最後一級緩存存儲器可能通過先進的 3D 集成技術連接到邏輯 CMOS。平面 2D MX2 設備的機會是外圍設備，位於後端生產線 (BEOL) 甚至晶圓的背面。想想低壓差穩壓器 (LDO) 和較低性能的電源開關，它們打開（和關閉）邏輯 CMOS 設備塊。

imec 研究人員的模擬表明，具有 MX2 通道的平面 nMOS 設備非常有前景，適合此類應用。在晶圓背面或 BEOL 中，將有更多空間可用於實現它們。因此，與（昂貴的）正面對應物相比，它們的佔用空間可以放寬，從而爲更大的平面設備架構（n 型或 p 型）留出空間。對於這些應用，層轉移是首選的沉積技術：BEOL 和背面處理都將可用的溫度預算限制在 400°C 以下，以免降低正面已有設備的性能。在這些低溫下（以工業兼容的方式）直接生長 2D 材料具有挑戰性，因爲它可能會導致質量差的層。

A3 節點中的平面 2D n 和 pFET ，將材料插入 imec A3 技術節點的開發工作也正在進行中。在這裏，imec 預計將逐步過渡到 CMOS 2.0 - 這是一種範式轉變，它允許通過將混合集成引入計算片上系統 (SoC) 來釋放摩爾定律的潛力。它通過將 SoC 重新劃分爲不同的功能層（藉助 STCO）並使用先進的 3D 互連和背面技術重新連接它們來實現這一點。無需爲 SoC 的每個功能部分使用最先進的節點，而是可以使用最符合其約束條件的技術選項來構建功能層（圖 4）。需要極端設備密度的層（例如，密集邏輯）將由最具規模的技術（即 CFET）組成。

CMOS 2.0 允許在 SoC 的不同層中順利引入 2D 材料。例如，電源開關作爲晶圓背面有源互連的一部分，或平面 MX2 設備作爲內存層的一部分。

基於 2D 的 GAA 納米片和 CFET 上述開發是在 300 毫米潔淨室內進行的，與此同時，imec 也在探索在 GAA 納米片晶體管中引入 2D 材料作爲導電溝道。這些研究是在實驗室規模上進行的，但確實使用了與晶圓廠兼容的工具和工藝。這些研究的目的是解決 2D 材料集成對納米片特定模塊的影響，這將與長期的 CFET 相關。考慮一下納米片溝道釋放（即去除犧牲層以形成納米片溝道）、內部間隔層形成和替換金屬柵極集成步驟。

在性能較低的平面 MX2 FET 上獲得的經驗：層轉移、pFET 集成和可靠性提高。

300mm 模板化（templated growth）生長和層轉移：實現均勻、高質量 2D 單層的可行途徑 2D 材料的模板化生長和層轉移是一種有趣的方法，可以在低於 400°C 的溫度下在 300mm 目標晶圓上沉積高質量的 2D 材料層。通過模板化生長，使用預定義的“模板化”基板（例如藍寶石）將 2D 材料的生長引導到一個單晶取向。之後，需要將橫跨整個 300mm 晶圓表面的超薄層轉移到目標晶圓上，而不會斷裂。

在 2024 VLSI 上，imec 展示了 300 毫米 MX2 乾式轉移工藝流程（圖 5），首次實現了可重複的工藝，在晶圓上具有出色的均勻性（>99.5% 的形態良率）。此外，與其他層轉移方法相比，缺陷數量顯着減少。獲得這些突破性成果的關鍵是在高性能鍵合期間使用鍵合前沿引發，並在釋放臨時載體期間使用光子脫鍵。鍵合前沿引發基於首先在晶圓中心施加鍵合力，然後向邊緣傳播。這些技術被證明可以減輕空隙形成，提高鍵合均勻性，並且幾乎不會產生殘留物。

這使得層轉移成爲 2D 材料沉積的可行選擇。所提出的工藝流程使用芯片行業衆所周知的 300 毫米兼容製造步驟 - 在 3D SoC 和芯片集成的背景下。

層轉移應用於實驗室 GAA 納米片：良好的層一致性和質量 imec 團隊將從平面設備上的層轉移中獲得的經驗應用於 GAA 納米片測試工具。結果顯示，實驗室 MX2 nFET 具有出色的一致性、均勻性和層質量。層轉移是一種有趣的納米片通道形成方法（因此，也適用於 CFET），最好在低於 600°C 的溫度下進行。

另外，imec 探索在較低溫度下直接生長 2D 材料，只有在較小的選定區域沉積時才能實現優質層。

至於用於基於 2D 的平面 pFET 的 300 毫米集成平臺。到目前爲止，大多數集成工作都是在 n 型設備上進行的。在 IEDM 2023 上，imec 與英特爾合作，首次展示了 300 毫米集成平面 WSe2 pFET 晶體管，使用與 MoS2 nFET 類似的工藝流程 。這些團隊還對晶粒尺寸對設備性能和可靠性的影響進行了清晰的分析。

提高可靠性和可變性的途徑 前幾年，imec 和維也納技術大學 (Tibor Grasser 教授的團隊) 在量化基於 2D 材料的設備的可靠性和可變性方面取得了進展。他們研究了二維層厚度、晶粒尺寸和取向以及二維生長模板等對 300 毫米集成 MX2 平面器件性能的影響。他們還能夠找出可靠性和可變性問題的根本原因，目前正在努力尋找解決方案。

應對剩餘挑戰：共同努力

儘管世界各地的各種研究小組都取得了巨大的進步，但仍需要取得一些突破，以彌合先進節點大批量製造的差距。Imec 認爲，與晶圓廠兼容的源極/漏極接觸形成、可控摻雜以及 MX2 器件中 CMOS 的實現（即，將 p 型和 n 型 FET 集成在一起）是未來最關鍵的障礙。解決這些問題需要共同努力，包括行業領袖、大學團體和研究機構以及工具開發人員。

隨着這些問題的解決，2D 材料的前景一片光明。它們不僅承諾從 A7 開始推進邏輯擴展路線圖，而且它們的特性還允許將應用領域擴展到邏輯之外。得益於其極低的關態電流，它們顯示出嵌入式 DRAM 應用的潛力——可能從 A7 節點開始。此外，“表面狀”二維材料的傳輸特性非常容易受到干擾，這使得它們非常適合概率計算甚至機器學習應用。