臺積電近期在北美技術研討會上公佈了其N2（2nm）工藝技術相對於同階段前代工藝的缺陷密度（D0）。據該公司稱，N2工藝的缺陷密度低於N3（3nm）、N5（5nm）和N7（7nm）製造節點。此外，幻燈片顯示，臺積電N2工藝距離量產還有兩個季度，這意味着臺積電有望按預期在2025年第四季度末開始生產2nm芯片。

儘管臺積電的N2工藝是該公司首個採用全柵環（GAA）納米片晶體管的工藝技術，但該節點的缺陷密度低於同階段的前代工藝，比量產（MP）提前兩個季度。前代工藝——N3/N3P、N5/N4和N7/N6——都採用了成熟的鰭式場效應晶體管（FinFET）。因此，儘管N2是臺積電首個採用GAA納米片晶體管的節點，但其缺陷密度下降幅度比前代工藝在進入大規模生產（HVM）里程碑前更大。

該圖表繪製了缺陷密度隨時間的變化，時間跨度從量產前的三個季度到量產後的六個季度。在所有顯示的節點中——N7/N6（綠色）、N5/N4（紫色）、N3/N3P（紅色）和N2（藍色），缺陷密度隨着產量提升而顯著下降，但下降速度因節點複雜度而異。值得注意的是，N5/N4在早期缺陷減少方面最爲積極，而N7/N6的良率提升則較爲平緩。N2曲線的初始缺陷水平高於N5/N4，但隨後急劇下降，與N3/N3P的缺陷減少軌跡非常接近。

幻燈片強調，產量和產品多樣性仍然是加速缺陷密度改進的關鍵驅動因素。更大的產量和使用相同工藝的多樣化產品能夠更快地識別和糾正缺陷密度和良率問題，從而使臺積電能夠優化缺陷學習週期。臺積電表示，其N2製造技術比前代技術獲得了更多新的流片（因爲臺積電現在爲智能手機和高性能計算（HPC）客戶風險生產N2芯片），缺陷密度下降曲線基本證實了這一點。

考慮到引入全新晶體管架構所帶來的風險因素，N2的缺陷減少率與之前基於FinFET的節點保持一致，這一點尤爲重要。這表明臺積電已成功將其工藝學習和缺陷管理專業知識轉移到新的GAAFET時代，且未遭遇重大挫折。（校對/李梅）